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？一下坛中的:)，做rtl2netlist的formality，出现了fail point。这种情况应该怎么解决呢
哥锅
svf吃进去，match无所谓，只要verify successful就行了
哥锅
如果网表做了clock gating 也需要设置下
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也没有
哥锅
fail point在哪里 是io pad吗还是哪里
哥锅
那就自己单独比对分析吧
一般dc出来的网表不会有问题的
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那如果rtl代码A，用DC的compile综合出网表B，然后用compile_ultra把B综合出网表C。并且把A和B，B和C分别formality，都是成功的。这样能说明其实A跟C也是等价的吗
哥锅
可以啊
实际没人这么干的吧，都是直接compile_ultra出C 然后和A比较
不会有B的存在
你的rtl仿真功能过了没
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过了，网表仿真也过了
就是formality一直有fail point，搞不定
雾见时晨清
？PLL在DC综合的时候，只需要在约束文件里set_dont_touch [get_cell pll]就行吗
哥锅
不dont touch 也可以应该
就像你的ram dont touch了吗 哈哈
哥锅
都这么操作的 pll也会给你db 本质和ram有啥区别
哥锅
我就问 ram是不是黑盒子
你要设当然可以啊，这个问题我不继续说了哈
工砖搬CI
？一下，在用Milkyway做标准单元库时
