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dc综合能不能查看时序违例分布在设计中各子模块的情况吗？比如哪些子模块违例更多或者更严重


尔斐迩魏
？dc综合能不能查看时序违例分布在设计中各子模块的情况吗？
比如哪些子模块违例更多或者更严重
noziroH
?魏迩斐尔 可以看slack的柱状图
。意随你，杯干我
?Horizon 楼主，这个问题有知道为啥吗
尔斐迩魏
？slack的柱状图要在哪里看？
noziroH
?魏迩斐尔 GUI上面可以找到
?我干杯，你随意。 上面说你的generated clock与master clock之间有没有找到路径
。意随你，杯干我
是的
noziroH
可以看下你的原理图，为啥没有路径
。意随你，杯干我
master clock和generated clock之间逻辑挺简单单的

中间那个mux的cace analysis是没设的
做时钟树的时候a b都可以通过
还会有什么原因呢
尔斐迩魏
?Horizon ?Horizon 谢谢
。意随你，杯干我
做时钟树的时候是想让a b都可以通过
noziroH
你的sdc怎么下的？
。意随你，杯干我
gen clock的source是对的
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